Verilog
インターンシップの課題で32bit LFSRを書かないといけなくなったので、書いてみました。 たったこの程度のソースコードで作れるなんて良くできた疑似乱数生成器だなぁーまぁ周期が短いし相関が大きいけど。 module lfsr(clk,seed,reseed,out); input reseed,…
インターンシップの課題で32bit LFSRを書かないといけなくなったので、書いてみました。 たったこの程度のソースコードで作れるなんて良くできた疑似乱数生成器だなぁーまぁ周期が短いし相関が大きいけど。 module lfsr(clk,seed,reseed,out); input reseed,…